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可以查看北航夏宇闻老师的课件,业内其实出于种种考虑,VERILOG已经变的很死很死了
只有4句语法,分别是REG,WIRE,ALWAYS,ASSIGN
其余可以作为了解使用,再则目前用VERILOG写的TESTBENCH已经不适用了,基本都是SV和PERL/TCL之类的结合使用
只有4句语法,分别是REG,WIRE,ALWAYS,ASSIGN
其余可以作为了解使用,再则目前用VERILOG写的TESTBENCH已经不适用了,基本都是SV和PERL/TCL之类的结合使用

2023-06-12 广告
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