Question

verilog 仿真

在网络下载的一个例子，alarm clock，项目有若干个源文件，其中有一个后缀为pla的，用modelsim complie all通过了，可加载仿真的时候提示几个错误：Error: (vsim-3033) F:/hdl_src/mit/tutorial/verilog/CONVERTOR_CKT.v(18): Instantiation of 'CONVERTOR' failed. The design unit was not found.

下面是源文件:
CONVERTOR.PLA
#
.design CONVERTOR
.inputnames T0 T1 T2 T3 T4 T5
.outputnames A0 B0 C0 D0 E0 F0 G0 A1 B1 C1 D1 E1 F1 G1

000001 11111100110000
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010000 01100000011111
010001 01100001110000
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011000 11011010110011
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101100 01100110110011
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101110 01100110011111
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110000 01100111111111
110001 01100111111011
110010 10110111111110
110011 10110110110000
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110101 10110111111001
110110 10110110110011
110111 10110111011011
111000 10110110011111
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111010 10110111111111
111011 10110111111011
111100 --------------
111101 --------------
111110 --------------
111111 --------------

CONVERTOR_CKT.v

module CONVERTOR_CKT ( connect13,disp1,disp2);

input [9:0]connect13;
output [13:0]disp1, disp2;
wire[6:0] connect14 ;
CONVERTOR U7 (.T0(1'b0), .T1(1'b0), .T2(connect13[9] ), .T3(connect13[8] ),
.T4(connect13[7] ), .T5(connect13[6] ), .A0(connect14[6] ), .B0(
connect14[5] ), .C0(connect14[4] ), .D0(connect14[3] ), .E0(
connect14[2] ), .F0(connect14[1] ), .G0(connect14[0] ), .A1(
disp1[6] ), .B1(disp1[5] ), .C1(disp1[4] ), .D1(disp1[3] ), .E1(
disp1[2] ), .F1(disp1[1] ), .G1(disp1[0] ) );
CONVERTOR U8 ( .T0(connect13[5] ), .T1(connect13[4] ), .T2(
connect13[3] ), .T3(connect13[2] ), .T4(connect13[1] ), .T5(
connect13[0] ), .A0(disp2[13] ), .B0(disp2[12] ), .C0(disp2[11] ),
.D0(disp2[10] ), .E0(disp2[9] ), .F0(disp2[8] ), .G0(disp2[7] ),
.A1(disp2[6] ), .B1(disp2[5] ), .C1(disp2[4] ), .D1(disp2[3] ),
.E1(disp2[2] ), .F1(disp2[1] ), .G1(disp2[0] ) );
HOURS_FILTER U9 ( .TENS_DIGIT_HOURS_IN(connect14),
.TENS_DIGIT_HOURS_OUT(disp1[13:7]));
endmodule

Answer 1

你好，这种例子一般是应用在具体的硬件开发板上的，你说的这个.pla的文件，是不是需要某种库的支持啊，这种库可能是这个开发板的厂商提供。建议你，可以改一下Verilog程序，把用到这个库的地方去掉，能运行后，看看某些信号的波形就行了。