Question

VHDL语言中 信号量a <= 信号量b + 信号量c； 那个加号代表什么意思

Answer 1

具体要看信号a、b、c的数据类型。如果同为integer类型，则"+"表示一个32位的加法器；如果同为std_logic_vector类型，则"+"表示std_logic_vector类型的加法器（具体位数由声明std_logic_vector类型时的位数决定）。