有关赛灵思fpga时钟的问题
一个器件输出的时钟脉冲脉冲是：低电平-500mv，高电平500mv。如何配置xilinx引脚标准，使之识别出高低电平。我现在知道的标准是3.3,2.5,1.8,1.5，1...
一个器件输出的时钟脉冲脉冲是：低电平-500mv，高电平500mv。如何配置xilinx引脚标准，使之识别出高低电平。我现在知道的标准是3.3,2.5,1.8,1.5，1.8和1.5的没有用过，但是都不能识别这种标准呀，急求！
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输入时钟要用上下拉电阻给一个偏置电压（如0.75V共模电平），然后选择SSTL15电平类型。
追问
请问这些操作都是在fpga内部进行的么，具体配置过程是什么，能不能大体给我说下，或者应该参考些什么资料呢？
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深圳市兴威帆电子技术有限公司
2023-06-12 广告
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