Verilog中 &&和&的区别 Verilog中&&和&的区别... Verilog中 &&和&的区别 展开 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog 搜索资料 1个回答 #合辑# 面试问优缺点怎么回答最加分？ 创旧黄 推荐于2018-10-04 · TA获得超过1269个赞 知道小有建树答主 回答量：213 采纳率：0% 帮助的人：416万 我也去答题访问个人页 关注 展开全部 前者是逻辑与后面是与门运算(按位与)5'b10000 && 5'b10001 结果为15'b10000 & b'b10001 结果为5'b10000 本回答被提问者和网友采纳 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 广告您可能关注的内容如何确认自己怀孕了,怀孕多久可以测出来?cs.cdsdcs.cn查看更多 其他类似问题 2018-01-09 Verilog中“&&”和“&”的区别是什么？ 12 2010-04-17 Verilog中&与&&的区别 17 2018-05-14 说说&和&&的区别? 1 2009-05-14 在verilog中~与！的不同？ 21 2016-05-23 verilog里&的用法 8 2011-09-05 "&"在Verilog中的含义 16 2012-05-17 在Verilog HDL设计中用什么表示异或 83 2017-06-29 verilog中有哪几种类型的赋值语句，说明它们的区别，并举... 3 更多类似问题 > 为你推荐：
