用VHDL语言描述一个分频器，将10MHZ分频成1KHZ，拜托高手帮忙！
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这是一个将1MHZ的分频1HZ的，你看下程序，改下下面的参数就是你要的了
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port(clk:in std_logic;
clock:out std_logic)j;
end;
architecture art of fenpin is
signal count:integer range 0 to 500000;
signal clk_data:std_logic;
begin
process(clk)
begin
if clk'event and clk='1' then
if count=500000 then -------频率多大，你可以改这个 计算公式为
count<=0; f1=2*count*f2,f1为分频前的频率
clk_data<=not clk_data; f2为分频后的频率
else count<=count_1;
end if;
end if;
clock<=clk_data;
end process;
end art;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port(clk:in std_logic;
clock:out std_logic)j;
end;
architecture art of fenpin is
signal count:integer range 0 to 500000;
signal clk_data:std_logic;
begin
process(clk)
begin
if clk'event and clk='1' then
if count=500000 then -------频率多大，你可以改这个 计算公式为
count<=0; f1=2*count*f2,f1为分频前的频率
clk_data<=not clk_data; f2为分频后的频率
else count<=count_1;
end if;
end if;
clock<=clk_data;
end process;
end art;
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刘
2024-11-14 广告
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