xilinx ise 软件 怎么使用元件例化
使用component的时候,引用一个元件,这个元件怎么引用呢,直接用还不行,原来的时候的是把引用的器件直接放在文件夹里,现在貌似不行。刚接触这个软件,实在是不怎么懂。囧...
使用 component 的时候,引用一个元件,这个元件怎么引用呢,直接用还不行,原来的时候的是把引用的器件直接放在文件夹里,现在貌似不行。刚接触这个软件,实在是不怎么懂。囧~~~~~~~
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1个回答
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我举例给你说明吧,虽然你的问题问了这么久都没人来回答。
比如,我现在要用xilinx ISE做一个UART(异步串行接口)的verilog项目。
其中分了三个模块:数据发送模块、数据接收模块、波特率产生模块。
三个模块单独写完后,测试无误,现在要把三个模块综合到一起,这里就涉及到模块的调用,也就是楼主所问的问题。
要实现模块的调用,首先要建立一个顶层的模块,比如module top();,填写总的输入输出端口,然后在这个模块下把所需要的三个模块都添加过来,具体为,右键单击top.v,然后,add sourcefile.
三个模块都添加完后,就是编写模块实例引用语句了。具体的编写,请参看黑金社区的verilog HDL那些事之建模篇。这样就实现了整个元件的调用了。
希望对有疑惑的读者有帮助。
比如,我现在要用xilinx ISE做一个UART(异步串行接口)的verilog项目。
其中分了三个模块:数据发送模块、数据接收模块、波特率产生模块。
三个模块单独写完后,测试无误,现在要把三个模块综合到一起,这里就涉及到模块的调用,也就是楼主所问的问题。
要实现模块的调用,首先要建立一个顶层的模块,比如module top();,填写总的输入输出端口,然后在这个模块下把所需要的三个模块都添加过来,具体为,右键单击top.v,然后,add sourcefile.
三个模块都添加完后,就是编写模块实例引用语句了。具体的编写,请参看黑金社区的verilog HDL那些事之建模篇。这样就实现了整个元件的调用了。
希望对有疑惑的读者有帮助。
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