verilog可以对同一个时钟进行上升沿和下降沿采样吗
2个回答
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看你怎么定义同时采样了
对于可综合的verilog设计
对于一个特定的寄存器，只能用一个沿采样。如果你上升沿和下降沿都要采样的话，需要两个寄存器
比如时钟信号的clk, 被采样信号是A
reg a_pos, a_neg;
always@(posedge clk)
a_pos <= A; //a_pos保存上升沿采样值
always@(negedge clk)
a_neg <= A;//a_neg保存下降沿采样值
如果你只是用来写testbench，则不受上面规则的约束
对于可综合的verilog设计
对于一个特定的寄存器，只能用一个沿采样。如果你上升沿和下降沿都要采样的话，需要两个寄存器
比如时钟信号的clk, 被采样信号是A
reg a_pos, a_neg;
always@(posedge clk)
a_pos <= A; //a_pos保存上升沿采样值
always@(negedge clk)
a_neg <= A;//a_neg保存下降沿采样值
如果你只是用来写testbench，则不受上面规则的约束
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