xilinx器件普通IO管脚用做时钟输入,怎么设置 我来答 1个回答 #热议# 应届生在签三方时要注意什么? c0...9@33sn.cc 2017-05-16 · 超过128用户采纳过TA的回答 知道小有建树答主 回答量:297 采纳率:0% 帮助的人:102万 我也去答题访问个人页 关注 展开全部 不可以,GTX是高速Serdes,只能以差分信号形式跑串行,高速协议。低速信号都跑不了,你可以看看Transceiver结构,xilinx官网的UserGuide UGXXX里有。 本回答被网友采纳 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 收起 1条折叠回答 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2017-02-19 PLL怎样使用普通IO管脚作为时钟输入 2017-12-15 ALTERA FPGA EP4CE22E22C8 时钟输入引脚clk可以作为普通输入引脚吗? 16 2017-09-05 xilinx FPGA 产生时钟模块,为什么采用一对差分全局时钟管脚输入? 7 2012-04-22 spartan-6 FPGA的IO引脚不能读取外部时钟吗? 3 2013-05-24 请教xilinx的virtex系列FPGA,我想把一个全局的GClk当作一个普通的IO的来用,但是直接用的时候,布线是会 2013-06-08 Xilinx FPGA的GTX管脚能当普通IO管脚使用吗?哪里有这方面的资料? 3 2011-05-10 FPGA芯片中没有使用的管脚应该如何处理 3 2017-09-13 xilinx 的FPGA Vertex 5的时钟分配是怎么回事?GC 管脚和CC管脚具体指什么意思? 15 更多类似问题 > 为你推荐: