Question

verilog中的for循环的改写

在verilog中的for循环里，如果判断语句是个变量，那么就不能通过synthesis.比如：
For (i=0;i<j;i++)
begin
//for loop codes go here

end
在上面的for结构中，j是个变量不是定量，所以这是一个bad coding。那么我想请问，如果改写这个代码，达到和for loop一样的效果呢？难道我真的要手动把这个loop拆开，一行一行自己写出来吗？如果只循环几次还可以，但是如果是图像处理，上万的pixels恐怕这么做就不妥了吧。
原来的算法是c，在cpu上跑的，我要移植到fpga上。

Answer 1

Verilog For循环属于不可以综合的，不知道你的具体要求。不过在用数字电路实现时，因为有时钟驱动，每个时钟周期都会执行always语句一次。建议你还是把Verilog搞清楚再进行移植。

Answer 2

用always @（）语句，驱动一个计数寄存器i，i每个时钟自增一次，每一次执行一个循环动作，直到i=j-1为止

Answer 3

for循环，压根就不需要

追问

是啊，所以我要改写啊，原来的算法是c，在cpu上跑的，我要移植到fpga上。