Question

xilinx FPGA 前仿真后仿真不同

首先感谢您的帮助

RT

（1）前仿真结果正确，可是后仿真差别比较大，我知道是延时的原因，请问该如何解决？

（2）我用的是ISE自带的仿真器，我发现后仿真时找不到中间的信号了，都是映射到FPGA内部的模块的信号，请问如何解决？

谢谢您的帮助，谢谢！

Answer 1

第一个问题：1，优化大量的组合逻辑，用时序逻辑代替。2，在关键路径上，多插入流水。3，时序约束加上去，找出时序违例的地方，优化之。4，ise工具的综合，布局布线的设置中，设置为速度优先

第二个问题：在综合的时候，工具会修改用户的信号名，仅在修改综合工具的设置情况下，有两种信号不会修改：1，端口信号，2，寄存器信号。你这种情况最好把“保持层次结构”也设置上

Answer 2

你可以用modelsim仿真，把电路改成同步时序可能会好点

Answer 3

优化代码，加约束，手动布局！