Question

verilog 顶层模块调用问题。

always @(negedge xuehao)beginif(m==0)beginm<=1;geneators geneators1( .clk(clk), .data(data),.pulse(pulse), .pulse2(pulse2),.out(out), .out1(out1), .p(p), .q(q),.wavekind(wavekind),.pulse1(pulse1) );endelse if(m==1)beginm<=0;xuehao xuehao1(.clk(clk), .s0_n(wavekind), .s1_n(pulse1), .s2_n(out1), .s3_n(out) );endend
想要实现m分别为0和1的条件下分别调用generator和xuehao两个子文件，编译不通过，求解释原因
显示错误：
Error (10170): Verilog HDL syntax error at all.v(27) near text "geneators1"; expecting "<=", or "="
Error (10170): Verilog HDL syntax error at all.v(37) near text "xuehao1"; expecting "<=", or "="
Error (10112): Ignored design unit "all" at all.v(1) due to previous errors

Answer 1

不能让你这么例化的。
可以使用宏定义实现参数不同例化不同的模块
`ifdef XXX
例化XXX
`else
例化XXX

Answer 2

模块调用不能再always里面，为什么两个不都调用呢，可以在输入输出端用m来选择，比如输出端，outdata=m？ out1：out；