Verilog语言顺序
and#（5）a1(e,a,b)；or#（4）o1（out，e，c）；这个或门是在与门延迟后再计算延迟时间还是和与门同时开始计算延迟时间？如果是#5anda1(e,a,b...
and #（5） a1(e,a,b)；
or #（4） o1（out，e，c）；
这个或门是在与门延迟后再计算延迟时间还是和与门同时开始计算延迟时间？
如果是
#5 and a1(e,a,b)；
#4or o1（out，e，c）；
的话呢？ 展开
or #（4） o1（out，e，c）；
这个或门是在与门延迟后再计算延迟时间还是和与门同时开始计算延迟时间？
如果是
#5 and a1(e,a,b)；
#4or o1（out，e，c）；
的话呢？ 展开
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这是门级结构描述方式，这两个语句应该是同时执行的，延时只是代表这个门的输出延时
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