使用verilog描述moore型状态机与mealy型状态机的描述方法有何区别
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说的明白点。比方说定义个状态机state next _tate;输入a,输出b, 如果这样写：
always@（posedge clk）
case (state )
0:next_state<=1;
1:next_state<=x; 也就是说与输入a没有任何关系，状态的装换，这是看当前是什么状态 ，这种称为moore型状态机
如果是这样子的 ：
always@（posedge clk）
case (state )
0: if （a==0）next_state<=1; else next_state<=x;
1:next_state<=x;
状态转换与输入a有关,这种称为mealy型状态机
always@（posedge clk）
case (state )
0:next_state<=1;
1:next_state<=x; 也就是说与输入a没有任何关系，状态的装换，这是看当前是什么状态 ，这种称为moore型状态机
如果是这样子的 ：
always@（posedge clk）
case (state )
0: if （a==0）next_state<=1; else next_state<=x;
1:next_state<=x;
状态转换与输入a有关,这种称为mealy型状态机
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