dspbuilder 中用Import HDL模块将VHDL或verilog转为simulink模块，提示error，什么原因
dspbuilder中用ImportHDL模块将VHDL或verilog转为simulink模块，提示error，什么原因啊，用这个模块需要什么注意的地方吗，比如说定义输...
dspbuilder 中用Import HDL模块将VHDL或verilog转为simulink模块，提示error，什么原因啊，用这个模块需要什么注意的地方吗，比如说定义输入输出什么的，我这转的是一个分频模块 就50m转5mhz的小程序
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如何解决的？能说下吗？
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我也遇到这个问题了，error generating simulation model
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