关于altium designer9中pcb原理图中铺铜的问题？
请问我这些死铜为什么还会这样？问题出在哪？本人刚接触到这门课程，按照导师说的里面那一圈线是在keepout层里面的，铺铜选项中也选了去死铜、选择了bottomlayer选...
请问我这些死铜为什么还会这样？问题出在哪？本人刚接触到这门课程，按照导师说的里面那一圈线是在keepout层里面的，铺铜选项中也选了去死铜、选择了bottomlayer选项，脑子就很大...求大神解答～
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这是正常的，当空间的尺寸不够时，无法使“孤岛”的铺铜连接起来，就会造成“死铜”的，可以修改走线的间隙、或用手动布线修补，或修改元器件的布局重新铺铜，有的死铜并不会造成不良后果，可以不去管它，也有的可以连接到就近的元器件，不会造成干扰或感应就行，也可以局部删除死铜。
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我还没走线，我是先铺铜的，这样方便错误修改
考试要求必须不能留死铜...
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覆铜没有选择网络，上面的元件也没有网络，所以变死铜了
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