Question

vhdl语句中任意值用什么符号代替？

Answer 1

VHDL 语言没有统一用于表示任意值的符号，不同的信号标准规范使用不同的表示方法，不同的语句使用不同的关键字表示类似操作；

[1] VHDL 标准位逻辑和位矢量没有任意值表示方法；

[2] IEEE 预定义标准逻辑位 STD_LOGIC 数据类型使用 'U' 表示未初始化状态，'X' 'W' 分别表示强/弱未知状态，'-' 表示忽略状态，上述状态实际综合允许使用的只有 '-' 忽略状态；

[3] 信号赋值语句中，用 OTHERS 表示默认值分配，例如：

-- SIGNAL addreg: UNSIGNED(width-1 DOWNTO 0);

addreg <= (0 => '1', OTHERS => '0');

表示 addreg 的 0 位赋值为 '1'，其余赋值为 '0'；

[4] CASE 多路选择语句和 WITH-SELECT 选择赋值语句中， 用 OTHERS 表示默认选择；

[5] CASE 多路选择语句中，用 NULL 表示无操作；

[6] 元件例化语句中，用 OPEN 表示开路端口，例如:

元件例化开路信号示例

至于只有 BUFFER 和 OUT 类型端口才能开路；