Question

【FPGA】时钟信号几种设计方法

Answer 1

介绍三种时钟的产生方式和介绍，分别是内部逻辑生成、使能时钟、门控时钟。
一、时钟FPGA自带硬核产生时钟
就我目前的小白水平来看，个人觉得使用内核生成的时钟是最简便、最稳定的时钟资源，具体的产生方式参考【FPGA】FPGA的输入、输出、扇出的那些琐事，通过DLL这些内核产生的时钟信号不但可以稳定准确进行倍频、分频，而且可准确的实现相移控制、占空比控制等时钟信号内部操作，并且可选择输出buff方式。强烈建议这种时钟生成方式！
二、内部逻辑生成时钟
对于所有在FPGA内生成时钟方式来说，均需要参考时钟或者同步时钟来生成，而且内部逻辑生成时钟信号，必须包含时序逻辑，也可包含组合逻辑，但是一旦有组合逻辑就有可能产生毛刺，会导致整个系统变得不稳定，另外时序逻辑产生的时钟信号也会产生固定的时延，导致后续的时许约束问题。这些问题在设计时一定要慎重考虑，另外就是驱动问题，一般情况下TTL驱动能力较弱在10个扇出信号以内，所以如果扇出较大，建议逻辑复制或者过一次BUFF。对于组合逻辑产生毛刺的问题，建议使用触发器利用原时钟进行同步一拍。
所以，一般情况下不建议使用内部逻辑产生的时钟，如果必须使用，建议使用上述操作。
三、在分频时钟信号中使用使能时钟
一般设计时钟信号我们使用参考时钟或者同步时钟，使能时钟在一方面很好的解决了组合逻辑毛刺问题、时序逻辑延时问题。