Question

verilog 测试模块在quartus中的使用问题

有一个简单的模块代码和一个测试模块代码，之前一直用的quartus自带的 victor waveform file仿真，没有用过测试模块。该怎么用？
模块代码 文件名 compare.v

module compare（equal，a,b);
input a,b;
output equal;
assign equal =(a==b)?1:0;
endmodule

测试模块
‘timescale 1ns/1ns
'include "./compare.v"
module t;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 a-0 ; b=0;
#100 $stop;
end
compare m(.equal(equal),.a(a),.b(b));
endmodule

这两个都是写在.v 的文件里吗？具体怎么操作，怎么生成仿真后的时序图？必须安装modelsim吗？（我只装了quartus。。。）

Answer 1

这两个文件放到两个.v文件里面。后面那个是testbench测试文件。但是你的testbench没有波形记录文件。安装modelsim或者cadence的都可以仿真。QUARTUS里面看波形不全；如果一个要记录的波形数据太多了；手动设置比较麻烦，还有就是不能看到全部波形！