Question

让ISE 自动生成的代码改为VHDL

Answer 1

在创建project的第二步，preferred language选VHDL，这样如果生成IP核之类的ISE会默认为VHDL，但如果对应的IP核没有VHDL版本，则生成verilog版本，但生成的接口仍然是VHDL的格式。

单独创建VHDL文本的话，点菜单project，然后选new source，选VHDL module，这样会生成VHDL格式的文本框架。