Question

linux makefile或命令前的@有什么意义

在看uboot的Makefile时看到,@,如
smdk2410_config : unconfig
@$(MKCONFIG) $(@:_config=) arm arm920t smdk2410 NULL s3c24x0
@echo $(TEST_STRING)
不知道这个开关的@是什么意思,这是Makefile专用的,还是Shell命令中也有?
$才是对变量的引用吧...

Answer 1

@在Makefile一般用来解析shell命令，
如
@if [ ! -d $(CPU) ]; then mkdir $(CPU); fi
后面跟的是shell的判断语句。

你可以用@把shell命令放在Makefile中执行。

Answer 2

$@是Makfile里的一种自动化变量，代表目前规则中所有的目标的集合，在模式规则中，如果有多个目标，那么，"$@"就是匹配于目标中模式定义的集合。
Makefile规则语法
targets : prerequisites

command
...
$@就是对应targets目标集合。
举个例子具体说明：

objects = t1.o t2.o

$(objects): %.o: %.c
$(CC) -c $(CFLAGS) $< -o $@
这里objects包含两个目标，t1.o和t2.o，$@就代表objects，也即{t1.o t2.o}这个目标集合。

Answer 3

ssh user@127.0.0.1:8080也有这个；

Answer 4

我也想知道，应该是变量的引用，可能是automake中定义的变量