Question

老师给了我一块EP4CE6F17C8的板子，要求我制作一个可以读写的8位RAM。用verilog，具体应该如何做

由于是初学，请列出详细步骤。最好回答的通俗易懂点，谢谢了 。

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Answer 1

module RAM_16W8D
(
input clk,
input rst_n,
input wr,
input [2:0] waddr,
input [15:0] wdata,
input rd,
input [2:0] raddr,
output reg [15:0] rdata
);
integer i;
reg [15:0] mem[2:0];
always @(posedge clk or negedge rst_n) begin
if(rst_n==1'b0) begin
for(i=0;i<8;i++) begin
mem[i] <= 16'b0;
end
end
else begin
for(i=0;i<8;i++) begin
if(wr & (waddr == i))
mem[waddr] <= wdata;
end
end
end

always @(posedge clk or negedge rst_n) begin
if(rst_n==1'b0) begin
rdata <= 16'b0;
else if(rd)
rdata <= mem[raddr];
end

endmodule

追问

谢谢 还用编译顶层文件么。这个引脚怎么分配给芯片。

追答

肯定要编译综合的，这只是一个16位宽8深度程序的例子。具体怎么分配管脚要看板子以及具体要求情况。

整个怎么编译综合下载太多不好描述，百度找个quartus教程吧，应该有从头到尾的教学的

追问

要做这么一个实验只需要这一个模块是么。顶层文件怎么编写还是能够生成

位宽我明白 8深度是什么意思呢

追答

深度就是这块ram的地址个数，8深度就是这个ram能存8个16bit的数据

如果纯ram的话这个就能当顶层。

追问

OK 明白了 感谢