Verilog HDL设计一个20进制可逆计数器，具有置数、清零、计数功能。求源程序，仿真电路图和波形图
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预置数起直接预先设置数送入QA至QD输功能同步预置指CP预置异步预置指随预置要条件满足
比想要重3始计数9用输10.1100用QCQD1信号相与信号控制预设值控制信号预设DCBA0011（3）直接输入输输9直接跳3原10预置3继续计数
针60进制用两76161级联位芯片利用1001（9）QAQD相与接十位CP输入端实现进位同利用信号经非门翻转接同步预置LDDCBA预置0000实现计数9CP进位跳0十位芯片利用异步清零功能0110（6）用QCQB1信号与非接清零控制RD,60即变0即完0-59计数
比想要重3始计数9用输10.1100用QCQD1信号相与信号控制预设值控制信号预设DCBA0011（3）直接输入输输9直接跳3原10预置3继续计数
针60进制用两76161级联位芯片利用1001（9）QAQD相与接十位CP输入端实现进位同利用信号经非门翻转接同步预置LDDCBA预置0000实现计数9CP进位跳0十位芯片利用异步清零功能0110（6）用QCQB1信号与非接清零控制RD,60即变0即完0-59计数
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东莞大凡
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