Question

用Modelsim写了一个分频器的Verilog程序仿真，下面是写的测试激励代码，老是提示有错，求解、

`timescale 1ns/1ns
module divider_test__top;

reg CP;
//reg rst;

initial
begin
CP=1;
//rst=1;
#1000;
// rst=0;
// #1000;
// rst=1;
end

always #10 CP=~CP;

module divider_code code1(
.CP(CP),
.CP_1HZ(CP_1HZ),
.CP_1KHZ(CP_1KHZ) );

endmodule

PS：分频器将50Mhz的信号分成1K和1的两个信号

Answer 1

调用那段错了。module不对，直接写分频的文件名。
divider_code code1 divider_code code1(
.CP(CP),
.CP_1HZ(CP_1HZ),
.CP_1KHZ(CP_1KHZ)
);