Question

FPGA的时钟问题

FPGA（Cyclone III）怎么那么多时钟输入引脚，怎么用啊？我就给了clk1引脚输入一个50M的晶振，所有受控于FPGA的芯片所用的时钟都通过这个50M变频所得，这样做有什么不妥吗？

Answer 1

没什么不妥当。用到几个就用几个就好了，不用的不用管。只要管脚分配和时钟约束做好就行。时钟约束最好约束成预期的110%，比如，你要跑50M，那你约束的时候就约束成55M，这是一般的经验。

Answer 2

可以，FPGA有多个时钟时为了方便不同的需求，适用于多时钟控制系统，当然你只用一个也就没什么错的。其管脚自由分配，你可以根据你的设计需要绑定不同时钟管脚的时钟信号，当然这些时钟管脚也可以做普通IO口使用

Answer 3

你把FPGA设计中的clk分配到clk1对应的管脚就可以了。
在硬件设计的时候50Mhz的有源晶振连接到FPGA的CLK1管脚就行了。其余未使用的专用时钟管脚，悬空不管即可。

Answer 4

没有晶振，有些有专用时钟管脚，从那里给个时钟，当然给到普通IO也可以的

Answer 5

锁相环PLL倍频
不知道你用什么FPGA
如果是ALTERA的FPGA
QUARTUS里面有PLL的IP核
在MegaWizard里面调出来
可以设置倍频的倍数