Question

SRAM 型号为，IS61LV12824 10ns 速度 ， 用最高50M 主频率的FPGA对其读写能成功吗？

如果频率是50M的FPGA操作它
tAA Address Access Time — 8 — 10 — 12 ns
tOHA Output Hold Time 3 — 3 —3ns 这样的时间是不是不好满足
http://www.ic37.com/ISSI/IS61LV12824_datasheet_821360/IS61LV12824_10.html#view 用这里面的 READ CYCLE NO. 1 和WRITE CYCLE NO. 3 实现， 简单的读写代码是怎样的， 前提是我的 FPGA工作在 50M（20ns） 而该芯有10ns内的延时， 谢谢！

Answer 1

这些时间都是最小时间要求。FPGA才跑50MHz，SRAM完全没有压力啊。如果不倍频的话，你FPGA的每一步操作之间的间隔是20ns，建立时间怎么也够了。
写就是把信号准备好，然后周期0地址、数据输出并保持、周期1写信号下位、周期2写信号上拉、周期3地址和数据输出撤除。
读更简单，把信号准备好，周期0输出地址，周期1读入数据。（如果芯片内的延时再大的话，一来一回加起来也够20ns了，数据可能会再晚一个周期到，这个你需要自己根据实际情况在周期1不操作，调整到周期2读入数据）

追问

READ CYCLE NO. 1 中以下两个参数， 不用管吗？ 必须TAA后才能读数，但TAA小于10ns, TAA里的TOHA 必须大于3ns TAA Address Access Time 10 ns (MAX) tOHA Output Hold Time 3ns (MIN)

Answer 2

恩，可以的了。

Answer 3

没问题～～～～～