verilog顶层模块怎么写啊，
某一子模块的输出是另一模块的输入，还是直接在top模块实例化么，端口间连接关系怎么弄，第一个模块输入和最后一个模块输出定义成wire还是input/output？求大神指...
某一子模块的输出是另一模块的输入，还是直接在top模块实例化么，端口间连接关系怎么弄，第一个模块输入和最后一个模块输出定义成wire还是input/output？求大神指点
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你这完全没理解啊，input指的是输入输出，和信号的格式无关。格式分为reg和wire两种类型，reg是寄存器类，wire就是线
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模块之间连接的接口，全部定义为wire类型
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