三八译码器verilog测试代码
moduletb;reg[2:0]data_in;initialbegindata_in=3'd0;#100data_in=3'd1;#100data_in=3'd2;#...
module tb;
reg [2:0] data_in;
initial begin
data_in=3'd0;
#100 data_in=3'd1;
#100 data_in=3'd2;
#100 data_in=3'd3;
#100 data_in=3'd4;
#100 data_in=3'd5;
#100 data_in=3'd6;
#100 data_in=3'd7;
end
decoder38 x1(data_in,result);
endmodule
为什么仿真出来result只有一个 展开
reg [2:0] data_in;
initial begin
data_in=3'd0;
#100 data_in=3'd1;
#100 data_in=3'd2;
#100 data_in=3'd3;
#100 data_in=3'd4;
#100 data_in=3'd5;
#100 data_in=3'd6;
#100 data_in=3'd7;
end
decoder38 x1(data_in,result);
endmodule
为什么仿真出来result只有一个 展开
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富港检测技术（东莞）有限公司_
2024-05-27 广告
ISTA3E程序是对相同产品的集合包装的综合模拟性能测试，集合包装件被定义为将一个产品、多个产品或包装件放置在滑板或托盘上，固定在一起或是作为一个单元运输。例如：一台机器由带瓦楞底托的托盘上、瓦楞侧围、顶盖包装，用缠绕膜缠绕在托盘上。用于评...
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你的result位宽是不是没有定义，使用的默认宽度？
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