verilog用状态机实现四位十进制加法计数器
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module 10counter(ce,cp,cr,q)
input ce,cp,cr
output [3:0]q
reg[3:0]q
always@( posedge cp or negedge cr)
if(~cr)q<=4‘b0000
else if(ce)
begin if(q<=4‘b1001) q<=4‘0000
else q<=q 1’b1
and
else q<=q
endmoudule
input ce,cp,cr
output [3:0]q
reg[3:0]q
always@( posedge cp or negedge cr)
if(~cr)q<=4‘b0000
else if(ce)
begin if(q<=4‘b1001) q<=4‘0000
else q<=q 1’b1
and
else q<=q
endmoudule
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