求给出verilog程序 用case语句实现 输入a和b 要求opcode为00 01 10 11时 分别输出a/b a*b a+b a-b
moduleOpcodeDecoder(a,b,opcode,out);input[1:0]opcode;input[7:0]a;input[7:0]b;outputou...
module OpcodeDecoder(a,b,opcode,out
);
input [1:0] opcode;
input [7:0] a;
input [7:0] b;
output out;
reg [7:0] out;
always@(opcode)
begin
case(opcode)
2'b00: out = a/b;
2'b01: out = a*b;
2'b10: out = a+b;
2'b11: out = a-b;
endcase
end
endmodule
这个程序按理说应该没错啊 可是用ISE仿真的时候除法那儿不对啊 求大神解疑 展开
);
input [1:0] opcode;
input [7:0] a;
input [7:0] b;
output out;
reg [7:0] out;
always@(opcode)
begin
case(opcode)
2'b00: out = a/b;
2'b01: out = a*b;
2'b10: out = a+b;
2'b11: out = a-b;
endcase
end
endmodule
这个程序按理说应该没错啊 可是用ISE仿真的时候除法那儿不对啊 求大神解疑 展开
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在实际工程中，除法实现不支持“/”，只在功能仿真时可以用；实际工程中需要调用IP核实现
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