Question

QuartusII 13.1编译verilog后生成的RTL视图，看不懂

在quartusII 13.1里面用verilog写了一个简单的计数器，代码如下：
always @ (posedge clk or negedge rst_n) if(!rst_n) cnt <= 4'b0;else cnt <= cnt + 1'b1;生成的RTL视图是这样的：

程序里明明写的是 cnt + 1'b1, 为什么生成的RTL中是加上 4‘h8 ？

Answer 1

因为你的A是四位的，四位数字要加四位数字效率才高。

你要知道quartus是要最后载入到板子上的，你compile以后的东西是以板子用起来最方便为准，你的code只是个依据

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谢谢你的回答！
是我没表达清楚，我是觉得在RTL视图中应该生成的是 4‘h1， 而不是 4‘h8 。为什么这里是 4‘h8 呢？

追答

module top
(
input clk,
input rst_n,
input [7:0] data,
output [7:0] led
);

reg [7:0] data_reg ;
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
data_reg <= 8'b10101011;
else
data_reg <= data ;
end

assign led = data_reg;

endmodule

追问

不好意思，我还是不明白为什么RTL图中不是4‘b0001，而是4’b1000 (即4‘h8) ?

追答

你把你完整的code放出来看看

追问

追答

module  test(
    input clk, rst_n,
    output reg [3:0] cnt
);

always @ (posedge clk or negedge rst_n)
begin
    if(!rst_n)
     cnt <= 4'b0;
    else
     cnt <= cnt + 1'b1;
end

endmodule

你的quartus有问题？

追问

有可能，看来只能换个版本试试了，谢谢你 ^o^