Question

关于verilog代码在FPGA上实现的问题

是不是先根据设计要求写出verilog代码，（前仿真和验证就不说了）然后再用基于目标FPGA的综合软件综合，生成网表，布局布线，后仿真什么的，是这样吧？
这个综合过程是不是就是自动生成硬件电路的过程，不需要人工设计电路图吧，只要在硬件电路图生成之后根据网表布线就好了吗？
另外，我看到过FPGA管脚分配选择的问题，这个是怎么回事呢？不是不用自己设计硬件电路吗？怎么会有选择管脚这一步呢？希望高手赐教，谢谢！！！
大家能说的浅显易懂一点吗？
我记得有一种叫做查找表结构的实现方法，就是FPGA自动找到符合你设计的输入输出引脚进行分配，是这个意思吗？这不也不用人工选择管脚吗？

Answer 1

哈哈，自己写好代码就可以了，由软件自动造成网表。
布局，布线也是由软件自动规划在FPGA芯片里面的连接问题。（注意是芯片里面的连接）规划好了，下载进芯片的话，芯片里面就是那种规划的结构了
（理解成没有下载程序的芯片是一张白纸）。

至于管脚分配就举个例子吧，假如你写了一个2选一的选择器。
输入端口有a,b,sel.输出口有c
你得把a,b,sel,c分配到FPGA芯片上的具体某个管脚。
下载完后，芯片上那几个脚就相当于这个选择器的脚了。

Answer 2

FPGA也是一个芯片啊，你要把外部信号引入到系统中，输出信号肯定要有引脚啊！

Answer 3

如果是初级的应用，一般只要实现RTL级的实现就可以了。比如你用的是altera的FPGA/CPLD，只要在quartus的环境里新建Verilog文件，并进行verilog程序的编写（严格意义上不能称之为程序，因为他对应的是具体的硬件，如门电路）。经验证之后，quaruts软件会自动进行布局布线，你只需把编译好的文件（pof或sof）烧写进FPGA或者EPCS就可以进行调试了。
如果是高级的应用，一般指高速应用，那你需要对quartus的综合进行时序约束（Timequest或者classic），再之后还是交给软件自己执行，当然再复杂的话也可以对具体的寄存器等进行布局限制（使用Chip Planner或Technology Map Viewer）。
总之，繁杂的布局布线过程大体上是交给EDA软件自动完成，有点类似Altium Designer的自动布线。人为地参与可以根据应用的复杂程度适当增加，一般除100M以上，或读写DDR这种对时序要求很高的应用外，不用人工参与。
至于引脚的问题，除了特殊管脚如VCC、PLL等，一般的IO是根据你的PCB来定，PCB怎么走线方便怎么配置。可以通过“assisgnments-》pins”或者TCL文本来设置引脚。

Answer 4

FPGA是硬件的东西，硬件一般都有输入输出的。FPGA内部的布线都是自动完成的，外部的管脚同FPGA的连接需要通过管脚定义来指定。
比如说你用FPGA连接一个LED灯，通过FPGA内部逻辑控制LED的亮灭。（不妨说这个LED灯连接在FPGA的第10个管脚上，这样就需要指定FPGA内部控制LED的信号连接在FPGA的第10个管脚上，这步操作就是管脚锁定。

Answer 5

使用Verilog语言，在FPGA开发板上，做出一个简易密码锁