FPGA中用verilog编写的模块和用SOPC搭建的nios软核都用到了SDRAM，请问怎么协调使用呢？ 10
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引脚名字要取一样的，在FPGA内部可以通过判断寄存器来区分，要是定义成两种名字肯定报错啊！
追问
那是不是名字取一样的，就可以用了吗？如果同时读取SDRAM可行吗？不会互相影响导致读取错误吗？
追答
要是都是verilog编写的可能对SDRAM的读写可以控制，要是一个是软核一个是verilog，这个真不知道，没试过。软核和SDRAM的关系好像是电脑的cpu和内存一样，估计是不能随便占用的。你要是verilog编写的程序用了，软核是不是就死机了？？？这个还真不知道......帮不到你了
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FPGA一般内部又空间，如果不够用了就需要用外部SDram
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追问
我意思是只用一块SDRAM的话，要怎么实现呢？如果同时使用就会引脚复用，会报错
追答
我的理解是这样的sdRAM只是在做大的运算和存储结果用的，FPGA里面需要写SDram的驱动，同时读取不同数据可能不行吧，需要分时读取。一般ADram并行接口传输应该很快的
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