Question

关于verilog的代码可综合的问题

always@（），如果该语句可综合的话，括号里不能同时有时间边沿触发和电平触发，但是同时又了解到，为了可综合避免出现透明锁存器等一系列问题，括号里要求添加所有敏感信号，那么请问添加了所有敏感信号后不会出现第一种同时又时间沿沿和电平的情况吗？
可能是我某些地方遗漏掉了，请各位不吝赐教。

Answer 1

所谓时钟沿敏感，是指在时序电路中用沿处罚的逻辑电路。而你所指的添加敏感信号，一般用于组合电路的always，因此posedge clk和添加敏感信号不出现在同一个always中。

Answer 2

always
@(cnt_scan)
这种写法不是时序逻辑，是组合逻辑。不是采集cnt_scan的上升沿。是只要cnt_scan变化就会执行，只要两个时刻的值不同，就执行always下的程序。