Question

一个有task的verilog小程序，高手帮看看语法错误。

module top(D8,D7,D6,K8,K7,K6);
input K8,K7,K6;
output D8,D7,D6;
wire[7:0] Y;
wire[2:0] A;
wire VCC,GND;
assign A={K8,K7,K6};
assign VCC=1;
assign GND=0;
ls138 u1(.Y(Y),.A(A),.G1(VCC),.(GND));
nand u2(D8,Y[6],Y[5],Y[4],Y[3]);
nand u3(D7,Y[7],Y[3],Y[1]);
nand u4(D6,Y[5],Y[3],Y[2]);

task ls138 ;
input [2:0] A;
input G1;
input G2;
output [7:0] Y;

wire G;
assign G=G1&~G2;

always@(A or G1 or G2)
begin
if(G)
case(A)
3'000:Y=8'b11111110;
3'001:Y=8'b11111101;
3'010:Y=8'b11111011;
3'011:Y=8'b11110111;
3'100:Y=8'b11101111;
3'101:Y=8'b11011111;
3'110:Y=8'b10111111;
3'111:Y=8'b01111111;
default:Y=8'bx;
endcase
else Y=8'b11111111;
end
endtask
endmodule
新手，可能错误很多很低级，希望不吝赐教。

Answer 1

还是通过编译器吧，这要看到猴年马月。

Answer 2

task里面不能有always语句的，呵呵，看来是初学者吖，多看看书。

Answer 3

你调用task也有问题吧！