Question

verilog语言入门教程是什么？

Answer 1

1、在Verilog中，代码以module为一个模块，我们在.v文件头部和尾部分别输入module+模块名和endmodule即可。

2、在module模块名后，我们需要对模块的输入输出端口进行定义，输入相应参数即可。

3、在Verilog中，有三种数据类型，一种是寄存器类型数据，一种是线网型，一种是参数型，参数型数据需要在前面加入parameter，点击即可。

发展历史

Verilog是由Gateway设计自动化公司的工程师于1983年末创立的。当时Gateway设计自动化公司还叫做自动集成设计系统（Automated Integrated Design Systems）。

1985年公司将名字改成了前者。该公司的菲尔·莫比（Phil Moorby）完成了Verilog的主要设计工作。1990年，Gateway设计自动化被Cadence公司收购。

1990年代初，开放Verilog国际（Open Verilog International, OVI）组织（即现在的Accellera）成立，Verilog面向公有领域开放。1992年，该组织寻求将Verilog纳入电气电子工程师学会标准 。最终，Verilog成为了电气电子工程师学会1364-1995标准，即通常所说的Verilog-95。