用Quartus2 任意设计一个包含4个状态的状态图；将JK触发器的状态图转换为状态表用Verilog HDL描述
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module JK_state(clk ,rst,j,k,q)
input clk,rst,j,k;
output q;
reg q=0;
always@(posedge clk or negedge rst)
if(!rst)
q<=0;
else
case({j,k})
2'd0:q<=q;
2'd1:q<=0;
2'd2:q<=1;
2'd3:q<=~q;
default:q<=0;
endcase
endmodule
input clk,rst,j,k;
output q;
reg q=0;
always@(posedge clk or negedge rst)
if(!rst)
q<=0;
else
case({j,k})
2'd0:q<=q;
2'd1:q<=0;
2'd2:q<=1;
2'd3:q<=~q;
default:q<=0;
endcase
endmodule
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