Question

Modelsim 仿真结果输出Hiz，verilog代码如下，是哪里错了吗，求高手解答。。。

module add_sub(clock,In1,In2,In3,In4,add_sub);
input clock,In1,In2,In3,In4;
output add_sub;
reg add_sub;
reg [1:0]Value1;
reg [1:0]Value2;

always @ (posedge clock)
begin
Value1={In1,In2};
Value2={In3,In4};
if(Value1==2'b10)
begin
if(Value2==2'b11)
add_sub=1;
if(Value2==2'b00)
add_sub=0;
end
if(Value1==2'b11)
begin
if(Value2==2'b01)
add_sub=1;
if(Value2==2'b10)
add_sub=0;
end
if(Value1==2'b01)
begin
if(Value2==2'b00)
add_sub=1;
if(Value2==2'b11)
add_sub=0;
end
if(Value1==2'b00)
begin
if(Value2==2'b10)
add_sub=1;
if(Value2==2'b01)
add_sub=0;
end
end
endmodule

Answer 1

add_sub没有给初始值吧。

追问

你是说源码里还是testbench里？

追答

源码 还有你的if语句里面没有else，最好把其他情况也赋值，避免latch。