用Verilog HDL将50MHz分频得到1Hz，求大神指教
2个回答
展开全部
代码如下，供参考
reg [24:0] cnt;
reg clk_1hz;
parameter C_25M = 25'd24_999_999;
always@(posedge clk_50M or negedge rst)
if (!rst)
cnt <= 25'b0;
else if (cnt >= C_25M ) //
cnt <= 25'b0;
else
cnt <= cnt + 1'b1;
always@(posedge clk_50M or negedge rst)
if (!rst)
clk_1hz <= 1'b0;
else if (cnt == C_25M )
clk_1hz <= !clk_1hz;
reg [24:0] cnt;
reg clk_1hz;
parameter C_25M = 25'd24_999_999;
always@(posedge clk_50M or negedge rst)
if (!rst)
cnt <= 25'b0;
else if (cnt >= C_25M ) //
cnt <= 25'b0;
else
cnt <= cnt + 1'b1;
always@(posedge clk_50M or negedge rst)
if (!rst)
clk_1hz <= 1'b0;
else if (cnt == C_25M )
clk_1hz <= !clk_1hz;
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
北京康思
2018-09-20 广告
1、基本功能。市面上的电子负载均有基本的四项功能：恒流、恒压、恒阻和恒功率（安捷伦没有恒功率）。在功能基本相同，精确度相差不大的情况下，怎么判断是否符合要求呢？CHROMA和博计的电子负载只有一套工作电路，就是恒流功能。其他功能是根据欧姆定...
点击进入详情页
本回答由北京康思提供
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
