用FPGA的锁相环PLL 给外围芯片提供时钟
我使用的xlinx的v5的FPGA我要用FPGA给外围的SRAM提供时钟，请问我是什么是什么管脚给SRAM提供时钟？是FPGA的全局时钟管脚，还是局部时钟管脚，还是普通I...
我使用的xlinx的v5的FPGA 我要用FPGA给外围的SRAM提供时钟，请问我是什么是什么管脚给SRAM提供时钟？是FPGA的全局时钟管脚，还是局部时钟管脚，还是普通IO口？如果你的答案是“看相关资料的话，你不用答了”谢谢
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全局时钟管脚GC和局部时钟管脚CC，只是针对输入时钟来说的，通过GC管脚进来上BUFG，可以将时钟直接上全局时钟网络。
输出信号来讲，没有时钟管脚这个说法，所有IO都可以用。
PS：放心用吧，我们这200M的QDR时钟就是普通IO输出，没问题
输出信号来讲，没有时钟管脚这个说法，所有IO都可以用。
PS：放心用吧，我们这200M的QDR时钟就是普通IO输出，没问题
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赛恩科仪
2025-12-11 广告
广州赛恩科学仪器有限公司（原中大科仪）始创于2001年，是全球领先的精密测量仪器供应商和微弱信号检测方案提供商。公司以锁相放大器为核心产品，陆续推出光学斩波器、源表、功率放大器、电化学工作站、电流源等一系列产品。赛恩科仪推出的锁相放大器，覆...
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是的，由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量，然后时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了
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