如何用Verilog 语言产生如下波形？
其中上面一个脉冲的周期是下面的2100倍，下面时钟的周期是800ns，上面的高电平时间为1750ns，当上面为高电平时，下面时钟的高电平时间变为3250ns。...
其中上面一个脉冲的周期是下面的2100倍，下面时钟的周期是800ns，上面的高电平时间为1750ns，当上面为高电平时，下面时钟的高电平时间变为3250ns。
展开
1个回答
展开全部
20MHz的主时钟,做两个计数器就能实现
本回答由提问者推荐
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
