Question

对于复杂电路设计，比较原理图与Verilog语言输入设计的优缺点 在线等。。。

Answer 1

原理图是最早的数字系统设计方式，后来发展了HDL语言后就逐渐被淘汰了。因为原理图设计比较麻烦，可读性和可修改性都很差，非常不适合复杂的电路设计。verilog语言是HDL语言中的一种，作为硬件描述语言也是当今用户最多的HDL语言。相比于HDL语言，原理图设计毫无优势可言。