Question

VHDL 数字分频器 学渣学渣一点头绪都没有。 求全部代码或者学习的资料（哪怕链接都行）。如果能在

VHDL 数字分频器 学渣学渣一点头绪都没有。
求全部代码或者学习的资料（哪怕链接都行）。如果能在解释解释题目，那时更好的。谢谢大神。

Answer 1

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div is
generic(n:integer :=50);
port (clk:in std_logic;
q:out std_logic);
end div;
architecture behave of div is
signal count :integer range n-1 downto 0:=n-1;
begin
process(clk)
begin
if rising_edge(clk) then
count<=count-1;
if count>=n/2 then
q<='0';
else
q<='1';
end if;
if count<=0 then
count<=n-1;
end if;
end if;
end process;
end behave;
具体分频系数改变类属generic n的值就行了（例子中n:=50）。

Answer 2

我学过，采纳我，我把答案发给你

追问

如果符合我的要求，一定采纳

你也看到没几个人回我

追答

先采纳

追问

刚看到，对不起

追答

嗯

Answer 3

我会我会。

追问

然后呢？

Answer 4

这个我也不会