求用Verilog Hdl程序编写个计时5秒的计时器...
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always@ (posedge clk or negedge rst)
if(rst) begin s5<=0 ; count<=0 ;end
else
begin
if(count<n) begin count<=count+1; s5<=0; end
else begin s5<=1; count<=0;
end
这是一段最简单易理解的代码，不过需要选择一个合适CLK ，然后给N赋值，最终通过数CLK多少周期输出5S计时信号；例如clk如果为100Mhz,它的周期是10ns，此时需要500000000个计数周期，输出一个S5的上升沿脉冲，表示5S计时到。
if(rst) begin s5<=0 ; count<=0 ;end
else
begin
if(count<n) begin count<=count+1; s5<=0; end
else begin s5<=1; count<=0;
end
这是一段最简单易理解的代码，不过需要选择一个合适CLK ，然后给N赋值，最终通过数CLK多少周期输出5S计时信号；例如clk如果为100Mhz,它的周期是10ns，此时需要500000000个计数周期，输出一个S5的上升沿脉冲，表示5S计时到。
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