Question

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Abstract: Problem statement: Wireless communication systems are required for many applications.
There are different standards for these systems. IEEE 802.15.4 defines the communication system
standard for Zigbee. This study discussed designing one of the blocks of Zigbee transceiver which is
the Phase Locked Loop (PLL). A major target for any communication systems is saving battery power,
especially for Zigbee as it is meant to be a low cost communication system. Phase locked loop is
responsible on carrier frequency selection in a communication system. It is the most power consumer
block in the transceiver as well. The objective of this study was designing a low power fully integrated
integer-N PLL frequency synthesizer targeting the 2.4 GHz band IEEE 802.15.4 Std Zigbee.
Approach: Minimizing total power consumption of PLL was achieved by introducing a novel design
of Phase Frequency Detector (PFD) and modifying the rest of the PLL blocks. The proposed PFD used
only 12 transistors and it preserved the main characteristics of the conventional PFD with a simple
architecture. The Charge Pump (CP) was single-ended source switch to save power and minimize
mismatches. The Voltage Controlled Oscillator (VCO) spans from 4.737-4.977 GHz band using LC
resonator. The VCO worked at double the frequency band to avoid local oscillator leakage and feed
through. The integer N divider used a 15/16 dual modulus. Results: The proposed PLL was designed
using Silterra 0.18 um CMOS process. It consumed 3.2 mW with 1.8 voltage supply. Phase noise is-
113.4 dBc Hz-1 at 1 MHz. The proposed PFD works up to 2.5 GHz with free dead zone. The Charge
Pump (CP) works with 20 uA, lock-in time is 27 us and total die area is 1´2 mm. All results were
taken from extracted layout simulations. Conclusion: The results of this study indicated that a PLL can
work with less power consumption and save the transceiver battery. The proposed PFD was suitable
for high speed applications.
Key words: Phase frequency detector, charge pump, voltage controlled oscillator and dual modulus

Answer 1

摘要：问题陈述：无线通信系统是许多应用的要求。
这些系统有不同的标准。 IEEE 802.15.4定义了通信系统
ZigBee的标准。本研究探讨了ZigBee收发器设计的座，是一
锁相回路（PLL）电路。对于任何一个通信系统的主要目标是节省电池电力，
特别是针对ZigBee，因为它是意味着是一个低成本的通信系统。锁相回路
负责对承运人的通信系统频率选择。这是最电力消费
在收发器模块以及。这项研究的目的是设计一个低功耗的全集成
整数N锁相环频率合成器针对2.4 GHz频段的IEEE 802.15.4 Zigbee的性病。
处理方法：尽量减少总功耗锁相环是通过引进一种新设计
相位频率检测器（PFD）和修改其他的PLL模块。拟议PFD的使用
只有12个晶体管，它保留了传统的简单的PFD的主要特点
架构。该电荷泵（CP）为单端信号源切换，以节省电源，减少
不匹配。电压控制振荡器（VCO）的跨越，从4.737-4.977 GHz频段使用LC
谐振器。 VCO的工作在双频段的频率，以避免本振泄漏和饲料
通过。该整数N分频器采用了15/16双模。结果：建议锁相环的设计
采用0.18微米CMOS工艺Silterra公司。它消耗的电源电压为1.8 3.2毫瓦。相位噪声是-
113.4 dBc的赫兹- 1在1兆赫。拟议PFD的作品高达2.5 GHz的死区与自由。中的电荷
泵（CP）的作品有20微安，锁定时间为27个，总芯片面积我们是1'2毫米。所有结果均
取自提取布局模拟。结论：本研究结果表明，一个PLL可以
以更低的功耗收发器的工作，节省电池。 PFD的建议是适宜的
为高速应用。
关键词：相位频率侦测器，电荷泵，压控振荡器和双模

Answer 2

摘要： 问题陈述： 无线通信系统对于许多应用是必需的。
There是这些系统的不同的标准。 IEEE 802.15.4定义了通信系统Zigbee的standard。 这项研究谈论设计其中一个的Zigbee收发器块是
the阶段锁着的圈(PLL)。 所有通信系统的一个主要目标是挽救电池功率， Zigbee的especially，被认为一个低成本通信系统。 阶段被锁的圈是在载波频率选择的responsible在通信系统。 它是多数力量消费者在收发器的block。 这项研究宗旨设计一低功率充分地集成
integer-N PLL瞄准2.4 GHz带IEEE 802.15.4 Std Zigbee的频率合成器。
Approach ： PLL的使减到最小的总电力消费通过介绍一新颖的设计达到of阶段频率探测器(PFD)和修改PLL块的其余。 提出的PFD使用的
only 12晶体管和它保存了常规PFD的主要特征与一简单的的architecture. 灌注泵(CP)是节省力量和使减到最小的单端的来源开关mismatches. 从4.737-4.977 GHz带的电压控制振荡器(VCO)间距使用LC
resonator. VCO运作在双避免本机振荡器漏出和哺养的频带through. 整数N分切器使用了一个15/16双重模数。 结果： 提出的PLL是被设计的
using Silterra 0.18 um CMOS过程。 它消耗了3.2兆瓦与1.8电压供应。 阶段噪声是
113.4 dBc在1 MHz的Hz1。 提出的PFD运作与自由静区的2.5 GHz。 充电
Pump (CP)与20 uA，封锁行动时间一起使用是27我们，并且共计死区域是1´2 mm。 所有结果是从提取的布局模仿的taken。 结论： 这项研究的结果表明PLL能
work与较少电力消费和除收发器电池之外。 提出的PFD是适当的
for高速应用。
Key词： 逐步采用频率探测器、灌注泵、电压控制振荡器和双重模数