Question

Verilog HDL初学者，遇到一个问题，关于模块调用的

软件用的是ISE ，在同一个工程文件中，已经写好了一个程序，要在新建的代码文件里调用，我想在always@（posedge CLK)begin……end里面调用，但是每次都报错，说是我调用的模块名是unexpected的，但是把模块调用的语句写在end后面就可正常调用，但是这样没法实现我需要的功能，是因为always语句里不能进行模块调用吗？

Answer 1

always语句里面是不能调用另一个模块的，其实这个问题的产生是因为你没有理解硬件中各个部分是并行执行的这个特点，你的思维方式属于软件的思维方式。