Question

用Verilog HDL语言进行简单计数器设计

1.计数器电路设计。
设计一个0～9的简单计数器。要求用Verilog HDL语言进行程序设计。
2.设计一个共阴极7－4数码管的译码电路，显示0～9的数字。要求用Verilog HDL语言进行程序设计。
2010年12月8号以前有效

Answer 1

上楼给的是计数器啊。不是0～9计数啊。我给你改改。
1、计数器
module counter (count, clk, reset);
output [4:0] count;
input clk, reset;
reg [4:0] count;
always @ (posedge clk or posedge reset)
if (reset)
count <= 4'h0;
else
if(count<9)
count <= count + 4'h1;
else
count<=0;
endmodule
第二个也不符合要求啊。上楼是不是来赚分的。我给你再改。做为一团之长，我得负责啊。
共阴极4-7数码管译码电路程序：

module decode4_7(decodeout,indec);

output[6:0] decodeout;

input[3:0] indec;

reg[6:0] decodeout;

always @(indec)

begin

case(indec)

4'd0:decodeout=7'b1111110; //8421码从左到右依次高位-地位，a--f接线时依次decodeout6--decodeout0.
4'd1:decodeout=7'b0110000;
4'd2:decodeout=7'b1101101;
4'd3:decodeout=7'b1111001;
4'd4:decodeout=7'b0110011;
4'd5:decodeout=7'b1011011;
4'd6:decodeout=7'b1011111;
4'd7:decodeout=7'b1110000;
4'd8:decodeout=7'b1111111;
4'd9:decodeout=7'b1111011;
default: decodeout=7'bx;

endcase

end

endmodule

Answer 2

1、计数器
module counter (count, clk, reset);
output [4:0] count;
input clk, reset;
reg [4:0] count;
always @ (posedge clk or posedge reset)
if (reset)
count <= 4'h0;
else
count <= count + 4'h1;
endmodule

2、译码电路
module led(in_4,out_8);
//in_4 is the bcd num you put in , out_8 is dp,g,f,e,d,c,b,a
input [3:0]in_4;
output [7:0] out_8;
reg out_8;
always @(in_4)
case(in_4)
4'b0000 : out_8 <= 8'b0011_1111;
4'b0001 : out_8 <= 8'b0000_0110;
4'b0010 : out_8 <= 8'b0101_1011;
4'b0011 : out_8 <= 8'b0100_1111;
4'b0100 : out_8 <= 8'b0110_0110;
4'b0101 : out_8 <= 8'b0110_1101;
4'b0110 : out_8 <= 8'b0111_1101;
4'b0111 : out_8 <= 8'b0000_0111;
4'b1000 : out_8 <= 8'b0111_1111;
4'b1001 : out_8 <= 8'b0110_1111;
default : out_8 <= 8'b0000_0000;
endcase
endmodule

Answer 3

一个8位译码器你参考一下

module encoder(in,out);
input [7:0] in;
output [2:0] out;
reg [2:0] out;

always@(in)
case(in)
8'b00000001 : out = 3'b000;
8'b00000010 : out = 3'b001;
8'b00000100 : out = 3'b010;
8'b00001000 : out = 3'b011;
8'b00010000 : out = 3'b100;
8'b00100000 : out = 3'b101;
8'b01000000 : out = 3'b110;
8'b10000000 : out = 3'b111;
endcase
endmodule