为什么FPGA引脚全都输出高电平
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FPGA的GPIO在上电复位期间，应当保持高阻/三态状态。就是说如果你外面有适当的下拉，你是看不到这些复位时的高电平的，所以必要时可在硬件上做些调整。 还有接FPGA的那个需要保持数据的外设，大概不是什么总线设备吧，否则不可能对这种现象敏感
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