Question

vhdl高手进（序列发生器）

本人要设计一个序列发生器（00010111）
下面是我的vhdl，可是老出错。哪位高手指点一下
library ieee;
entity xulie is
port(cr,cp:in bit;
buffer:q bit_vector(2 downto 0));
end xulie;
architecture rtl of xulie is
signal d:bit;
begin
process(cr,cp,d,q)
begin
if(cr='0')then
q<="000";
elsif(cp'event and cp='1')then
d<=(q(2) xnor q(0)) or((not q(2))and q(1));
q(2)<=q(1);
q(1)<=q(0);
q(0)<=d;
end if;
end process;
end rtl;

Answer 1

constant q : std_logic_vector( 6 downto 0) :="1010010";
dout<=dout1(6);
思路不咋对；可以用状态机来写；！比较好写；又清晰

Answer 2

library ieee;
后要有引用子库：
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

等子库

Answer 3

这个用状态机是最佳 的选择！