Question

用VHDL语言设计一个电子系统，需要三种时钟，分别是：1000HZ、500Hz、50Hz，系统输入时钟为100KHz。

Answer 1

你说的是一个分频器，分别为100分频、200分频、2000分频。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity divider is
port(clk:in std_logic;
q1000,q500,q50:out std_logic);--q1000输出1000HZ，q500输出500Hz，q50输出50Hz
end entity;
architecture art of divider is
signal q1,q2,q3: std_logic_vector(6 downto 0); --相当于中间变量
signal qq1,qq2,qq3: std_logic; --相当于中间变量
begin
process(clk) is
begin
if clk'event and clk='1' then --若clk上升沿到来则
if q1=100 then --若有100个clk上升沿到来则
q1<="0000000";qq1<=not(qq1); -- q1清零
q2<=q2+1;q3<=q3+1;
else q1<=q1+1;
end if;
if q2=2 then q2<="0000000";qq2<=not(qq2); --若2个100个clk上升沿到来
end if;
if q3=20 then q3<="0000000";qq3<=not(qq3); --若20个100个clk上升沿到来
end if;
q1000<=qq1; --最后赋值
q500<=qq2; --最后赋值
q50<=qq3; --最后赋值
end if;
end process;
end architecture art;